003. Шина CPU и RAM

Направить адреса RAM CPU через CpuBus.

Урок 3 из 356 · tests/chapter_01_cpu/test_003_cpu_bus_to_ram.py

Файл для обновления

emulator/bus/cpu_bus.py

Расположение

class CpuBus

Ссылка

https://www.nesdev.org/wiki/CPU_memory_map

Почему этот шаг существует

CPU использует 16-битное адресное пространство, тогда как внутренняя RAM содержит всего 0x800 физических байт. Адреса $0000-$1FFF повторяют одну и ту же RAM четыре раза.

Полная эталонная реализация

from dataclasses import dataclass, field

from emulator.memory.ram import RAM


@dataclass
class CpuBus:
    ram: RAM = field(default_factory=RAM)

    def read(self, addr: int) -> int:
        if 0x0000 <= addr <= 0x1FFF:
            return self.ram.read(addr & 0x07FF)

        raise ValueError(f"Unsupported CPU bus read: {addr:04X}")

    def write(self, addr: int, value: int) -> None:
        if 0x0000 <= addr <= 0x1FFF:
            self.ram.write(addr & 0x07FF, value)
            return

        raise ValueError(f"Unsupported CPU bus write: {addr:04X}")

Важный инвариант

physical_ram_address = cpu_address & 0x07FF

Минимальный пример

Запись $42 по адресу CPU $0800 изменяет физический байт RAM $0000, поэтому чтение $0000, $0800, $1000 или $1800 обращается к одному и тому же хранилищу.

Распространённое заблуждение

Зеркалирование не выделяет четыре массива RAM. Шина преобразует четыре диапазона адресов CPU в одно и то же устройство RAM. На этом шаге неподдерживаемые адреса вызывают ValueError, а сам bytearray отклоняет значения вне беззнакового 8-битного диапазона.

Вне рамок

маршрутизация программной ROM
регистры PPU и контроллера
выполнение CPU

Запустить этот урок

uv run pytest tests/chapter_01_cpu/test_003_cpu_bus_to_ram.py -v

from dataclasses import dataclass, field from emulator.memory.ram import RAM @dataclass class CpuBus: ram: RAM = field(default_factory=RAM) def read(self, addr: int) -> int: if 0x0000 <= addr <= 0x1FFF: return self.ram.read(addr & 0x07FF) raise ValueError(f"Unsupported CPU bus read: {addr:04X}") def write(self, addr: int, value: int) -> None: if 0x0000 <= addr <= 0x1FFF: self.ram.write(addr & 0x07FF, value) return raise ValueError(f"Unsupported CPU bus write: {addr:04X}")

import pytest from emulator.bus.cpu_bus import CpuBus from emulator.memory.ram import RAM def test_cpu_buss_class_exists(): assert CpuBus is not None def test_create_ram_instance(): cpu_bus = CpuBus() assert isinstance(cpu_bus, CpuBus) def test_cpu_bus_contains_ram_instance(): cpu_bus = CpuBus() assert hasattr(cpu_bus, "ram") assert isinstance(cpu_bus.ram, RAM) def test_cpu_bus_reads_and_writes_internal_ram(): bus = CpuBus() bus.write(0x0000, 0x42) assert bus.read(0x0000) == 0x42 def test_cpu_bus_reads_and_writes_internal_ram_mirrors(): bus = CpuBus() mirrors = [0x800, 0x1000, 0x1800] test_addresses = [0x0, 0x1, 0x42, 0x7FF] # Write different values in mirror address value = 0 for base_address in mirrors: for address in test_addresses: bus.write(base_address + address, value & 0xFF) assert bus.read(address) == value & 0xFF value+=1 def test_cpu_bus_rejects_invalid_addresses(): """Addresses should be unsigned 16 bits""" bus = CpuBus() invalid_addresses = [ -1, 0x10000, 0x20000, ] for addr in invalid_addresses: with pytest.raises(ValueError): bus.write(addr, 0x42) def test_cpu_bus_rejects_invalid_values(): """Values should be unsigned 8 bits""" bus = CpuBus() invalid_values = [ -1, 0x100, 0xFFFF, ] for value in invalid_values: with pytest.raises(ValueError): bus.write(0x0000, value)